高端路由ASIC面临缓存容量与逻辑扩展失步的难题：内存工艺跟不上逻辑工艺，导致缓存难随端口密度线性增长，过小缓存又会引发丢包与链路利用率低。业界通过分级缓存架构与流水线优化在面积、功耗与性能间寻找平衡。
入向缓存与报文处理流水线：入向缓存暂存完整报文，等待报文头（通常首128-256字节）经处理逻辑解析。处理逻辑完成下一跳计算、出向队列/优先级分配及输出链路确定。固定流水线架构处理延迟约1-2微秒，灵活引擎如MX系列Trio硅典型IP转发延迟为8-10微秒。缓存深度按处理时延上界设定，仅需覆盖报文头处理窗口。
性能指标与最小报文尺寸取舍：芯片性能以线速不丢包的吞吐率及最小报文尺寸衡量。以太网IP报文最小64字节，但实际负载平均包长常超350字节。厂商常按典型负载设计流水线，放宽最小包要求，从而降低每秒报文数，节省流水线面积与功耗。这种工程取舍在保持典型场景性能的前提下压缩芯片资源开销。
对网络工程师而言，理解缓存分级与流水线延迟边界有助于排查微突发丢包、评估QoS队列映射对时延的影响，并在选型时依据典型包长分布而非理论最小包判断芯片真实转发能力。
原文: APNIC Blog（2023-03-06）｜编译自 APNIC Blog，事实以原文为准。
来源：APNIC Blog